イベントレポート
SK Hynixも96層の超高層3D NANDフラッシュを年末に製品化へ
2018年8月10日 12:20
NANDフラッシュ大手ベンダーの一角を占めるSK Hynixにとって、昨年(2017年)のFlash Memory Summit(FMS)は、あまり良いイベントとは言えなかった。同社は昨年のFMSでは基調講演がなく、存在感をアピールする機会は併設の展示会だけだった。
ところが、展示会がはじまる前に火災(ボヤ)が発生し、昨年のFMSにおける展示会は中止となってしまったのだ(火災の影響でFlash Memory Summitの展示会は開催中止に、来場者に戸惑いが広がる)。この結果、SK Hynixは昨年のFMSでは3D NANDフラッシュに関する情報をまったく発信できなかった。
今年(2018年)のFMS(会場は米国カリフォルニア州サンタクララのサンタクララコンベンションセンター、会期は8月7日～9日の3日間)でSK Hynixは、基調講演を2年振りに実施するとともに、展示会場では昨年と同様にブースをかまえた。今年は無事に講演会と展示会が開催されたので、同社は基調講演と展示会の両方で存在感をアピールすることができた。
FMS初日の基調講演セッションで、3D NANDフラッシュの大手ベンダーとしては3番目にSK Hynixは登壇した。2年のブランクがあったせいか、基調講演の内容はかなり充実していた。
まずは現行世代の3D NAND技術、すなわちワード線の積層数で72層の3D NANDフラッシュ技術(「V4」技術と呼称)の現状である。昨年の下半期からV4技術によるシリコンダイの量産を開始した。シリコンダイ当たりの記憶容量は512Gbitと256Gbitの2種類、多値記憶方式はいずれもTLC(3bit/セル)である。今年は、NANDフラッシュメモリの生産の半分以上を、V4技術世代のチップが占める見込みだとする。
そして次世代技術となる、ワード線の積層数を96層と高層化した3D NAND技術(「V5」と呼称)を開発したことを明らかにした。最初の製品はTLC方式による512Gbitのシリコンダイで、今年の第4四半期にサンプル出荷をはじめる。次に同じTLC方式で記憶容量を1Tbitに拡大したシリコンダイを製品化する。こちらは来年(2019年)の上半期にサンプル出荷をはじめる予定である。
この「V5」技術によるNANDフラッシュをSK Hynixはとくに、「4D NAND」と呼んでいた。その理由は、周辺回路(ペリフェラル)とセルアレイを積層することでシリコンダイ面積を削減する技術を採用したことにある。この技術を同社は「PUC(Peripheral Under Cell)」と呼んでいた。周辺回路とセルアレイの積層によって「次元(ディメンション)」が1つ増えたと見なし、「3D NAND」から「4D NAND」へ名称を変えたと説明していた。
ワード線の積層数を96層に増やすとともに、周辺回路とセルアレイを積層したことで、「V5」技術ではシリコンダイ面積を縮小するとともに、動作性能を向上できる。現行世代である「V4」技術に比べ、書き込み性能は30％増、読み出し性能は25％増となり、スループットは2.5倍に高まるとする。またシリコン面積は30％縮小し、生産性は20％向上するという。
また講演では、「V5」技術とQLC(4bit/セル)方式を組み合わせたシリコンダイを開発中であると述べていた。シリコンダイ当たりの記憶容量は1Tbitである。来年下半期のサンプル出荷を目指す。
さらに、次々世代の3D NANDフラッシュ技術としてワード線の積層数を128層に増やした「V6」技術を開発中であるとし、128層のメモリセルアレイを試作した断面の電子顕微鏡観察像を示した。なお製品化の予定時期は不明である。
