早稲田大学、「半導体LSIの高速化限界は流れる電子の数によって決定される」

流れる電子の数が減ると、雑音の相対的な大きさが信号と比較して無視できなくなる

　早稲田大学 理工学術院の渡邉孝信教授、および神岡武文次席研究員らは9日、JST(科学技術振興機構)の戦略的創造研究推進事業チーム型研究(CREST)の一環として行なった研究結果を発表し、シミュレーションを通した検討によって、半導体デバイス高速化と省電力化の限界は“流れる電子の数”によって決まるという理論を明らかにした。

　半導体LSIの性能は、構成する素子の微細化と高集積化によって向上してきた。しかし近い将来、1つの素子が10nm程度まで小さくなるため、電流雑音が増加し、高速動作させた場合に動作不良が起こりやすくなると予測される。

　この電流雑音の原因のうち、現在主に問題となっているのは、「ランダム・テレグラフ・ノイズ」と呼ばれる雑音で、素子を覆う絶縁膜中の欠陥部位に、電子が捕獲、あるいは放出されることによって発生するとされている。一方で、素子の中を流れる電子の個数が変動することで生じる本質的な電流雑音もあるが、これまであまり注目されてこなかった。

　教授および研究員らは、ナノメートル(nm)かつピコ秒(ps)程度の、空間的にも時間的にも限定されたモデルを用いた電気伝導のシミュレーションを行ない、ランダム・テレグラフ・ノイズと、電子数の変動による雑音の影響を比較した。その結果、このまま微細化と高速化を続けた場合、数十GHzから100GHzの動作周波数において、電子数の変動による雑音が、ランダム・テレグラフ・ノイズを必ず上回るという。

　ランダム・テレグラフ・ノイズは、半導体LSIの製造方法を改善し、欠陥を少なくすれば抑制できる可能性があるが、電子数の変動による雑音は本質的に避けられないため、電子の数によってLSIの動作周波数の限界が決定されるとした。

　この研究成果は半導体デバイスの高速化と省電力化の理論的限界を明らかにし、今後半導体集積回路技術開発のロードマップに影響を与えるものになるとしている。また、米・サンフランシスコで12月10日～12日(現地時間)で開催される国際電子デバイス会議(IEDM)で発表される。