後藤弘茂のWeekly海外ニュース
ムーアの法則“ページ3”に対応するDARPA
2019年7月24日 11:50
小さなチップを集めて大きなチップを作る
ムーアの法則の法則には“ページ3”があった。
複数のダイでチップを構成するモジュラー化や、チップ設計の完全自動化など、今後の半導体チップの進むべき方向性は、すべて3ページ目で予言されている。ムーアの法則は、これまでは半導体チップのトランジスタが世代毎に倍増するというページ2の時代に沿っていた。しかし、今後は、ページ2までのムーアの法則は経済的に見合わなくなり、ページ3の時代に変わる。
米国の科学技術の発展を影から支える「米国防高等研究計画局(Defense Advanced Research Projects Agency:DARPA)」は、現在、ムーアの法則のページ3に沿ったイニシアチブ群を立ち上げている。6月に京都で開催された半導体技術の学会「2019 Symposia on VLSI Technology and Circuits」で、DARPAのBill Chappell氏(Special Assistant to the Director)は、自身が率いてきたDARPAのMicrosystems Technology Office (MTO)のイシニアチブとその背景について説明した。
ムーアの法則は、Intelの創業者の一人であるGordon E. Moore氏が1965年にElectronics Magazineに発表した論文「Cramming more components onto integrated circuits」から始まっている。この論文で、Moore氏は半導体チップ上のデバイスが倍々になって行く予測と、その影響を論じた。この予測どおりに、半導体チップ上のトランジスタ数は1～2年置きに2倍に増え続け、ムーアの予測(法則)にそって半導体チップは発展をし続けた。
Moore氏自身は、ムーアの法則では、技術だけでなく経済性が制約となることにも気がついていた。そして、論文には3ページ目があり、そこでMoore氏は、自身のムーアの法則が制約された時の展望にも言及している。大きなシステムを、個別にパッケージされてインターコネクトされた小さな機能(ブロック)によって作る方がより経済的になるかもしれないと予言しているという。つまり、Moore氏自身が、ムーアの法則が際限なく続くのではなく、別なアプローチが台頭する可能性も示していた。
DARPAのChappell氏は、現在は、ムーアの法則の転換点である「ムーアの曲がり角(Moore's Inflection)」だと説明。つまり、ムーアの法則の終わりではなく、Moore氏が予測した新しいスケーリングアプローチへと向かうというビジョンだ。そうした現状に合わせて、DARPAでは「エレクトロニクス再生イシニアチブ(Electronics Resurgence Initiative:ERI)」を立ち上げたとChappell氏は説明した。ERIのイニシアチブ群には、15億ドル(約1,600億円)の予算が投入されるという。
マルチダイへと向かうプロセッサベンダ
現在、IntelやAMD、NVIDIAなど、プロセッサ大手は、いずれもプロセッサを複数のダイに分割するマルチダイ構成に向けて進んでいる。AMDはハイエンドCPUのマルチダイ化をすでにはじめており、将来的には3Dスタックシステムも見ている。Intelも、2.5Dへの本格移行のための布石を次々に打っており、3Dスタックでのマルチダイも進める。NVIDIAも最近の記事で説明したように、マルチダイ化の研究を進めている。
大型ダイのプロセッサを作るベンダが一斉にマルチダイへと向かっている背景には、DARPAのChappell氏が指摘する、ムーアの曲がり角(Moore's Inflection)がある。従来のムーアの法則では、今後のプロセッサのパフォーマンスを経済的に向上させ続けることが難しい。そして、経済的にプロセッサ性能を引き上げる最有力な手段の1つがマルチダイ化だ。ムーアのページ3の予測のように、プロセッサを複数のコンポーネントに分けて製造し、それをインターコネクトしてチップを作る方が経済的に見合う時が来る可能性が高い。
DARPAでは、複数のダイによってチップを構成する「Common Heterogeneous Integration and IP Reuse Strategies (CHIPS)」プログラムを現在推進している。現在のチップは、大きな1個のダイの上に、CPUコアやほかのユニットがすべて搭載されている。異なる機能のチップを作る時は、新たに大きなダイを設計し直さなければならない。
それに対してCHIPSでは、あらかじめ各機能を個別のチップレットダイとして設計しておく。チップを作る時は、複数のチップレットを集めてパッケージ上で統合する。個々の小さなチップレットには、標準化されたインターフェイスが搭載されており、チップレットのダイ間を標準インターフェイスで接続する。
チップレットの組み合わせでチップを作るCHIPS
DARPAのChappell氏は、VLSI Symposiaにおいて、CHIPSのメジャーパートナーはIntelであり、Intelがオープンな標準インターフェイスの策定に協力していると説明した。CHIPSでは、チップベンダは、標準インターフェイスを使って、汎用のチップレットやカスタムチップレットを統合してユニークな製品を作ることができるようになる。IPは現在のように設計データだけではなく、チップレットとしても提供されるようになる。CHIPSでは、チップの設計と製造の方法が根底から変わる。
CHIPSの利点の1つは、ユニークな特定機能に寄ったチップを比較的容易に製造できるようになることだ。現在のモノリシックなダイでは、1個のチップの設計と製造にコストがかかるので、汎用性の高いアーキテクチャを取った方が有利となる。ASIC(Application Specific Integrated Circuit:特定用途向けIC)を起こすコストが非常に高いので、FPGAのようにリコンフィギュラブルなチップもリーズナブルだった。
それに対して、CHIPSでは、個々のチップ毎にユニークなチップレット構成にすることができる。モノリシックなチップと異なり、ある程度ロットが少なくても経済的に見合うようになることが期待される。そのため、特定機能に向けて特化した構成のチップを作りやすい。
CHIPSの構想の実現では、チップレット間のインターコネクトがカギとなる。低電力で広帯域、高密度で、低コストかつ製造上の困難が少ないインターコネクトが求められている。インターコネクトのエナジーのターゲットは1 pJ/bit(picoJoule/bit:ピコジュール/ビット)以下で、密度のターゲットは1Tbits/mm以下。DARPAがCHIPSのパートナーにIntelを選んだのは、Intelが「Embedded Multi-die Interconnect Bridge (EMIB:イーミブ)」という切り札を持っているからだ。
EMIBでは、TSVインターポーザを使わずに、高密度なチップ間配線を実現することができる。EMIBでは、ダイ間のインターコネクト配線の部分だけを、非常に小面積のブリッジチップで接続する。ダイ間を接続する小さなFCBGAサブストレートを、通常の有機パッケージ内に埋め込む。現在のHBMなどの2.5D接続では、Through Silicon Via(TSV)ホールを開けたシリコンインターポーザを使っているが、EMIBはそれを置き換える。
EMIBは、シリコンインターポーザより低コストで、シリコンインターポーザのような面積の制約がなく、また、ダイ間のインターコネクト以外はインターポーザを経由させる必要がないため、オフチップとの接続の信号品質を保ちやすい。
ただし、実装面では、パッケージ上のプレイスメントを厳密に行なう必要があり、初期の段階ではパッケージングの歩留まりが問題だったと言われる。Intelとパッケージベンダはこうした問題を解決しつつあり、CHIPSプロジェクトを進めている。Intel自身も、サーバーCPUからEMIBを使ったチップレット化を進める見込みだ。
多数のプロジェクトを平行するERI
ERIのイニシアチブには、このほかにも多数のプロジェクトがある。チップレット化とは逆に、モノリシックなダイに垂直に3D機能統合をするのが「Three Dimensional Monolithic System-on-a-Chip(3DSoC)」だ。ロジックや不揮発性メモリを積層したワンチップシステムを目指す。現在のプロジェクトでは、ロジックにカーボンナノチューブの「Carbon Nanotube FET (CNFET)」、その上に4GBのReRAMメモリを積層する。かなり野心的なプロジェクトだ。
「FRANC(Foundation Required for Novel Compute)」は最近話題のインメモリコンピューティングのイニシアチブ。既存のコンピュータアーキテクチャでは、データをプロセッシングのところに運ばなければならない。データ量が膨大になった現在のコンピューティングでは、データトラヒックが電力の無駄となっている。その壁を取り払ってメモリサイドでのコンピュートを実現するためのものだ。
VLSI Symposiaでは、DARPAのChappell氏が、このほかのイニシアチブにも触れた。その中にはグラフプロセッシングの「HIVE(Hierarchical Identify Verify Exploit)」、設計自動化の「CRAFT(Circuit Realization at Faster Timescales)」、超低電力設計の「N-ZERO」などが含まれる。
DARPAは、ムーアの法則が転換点を迎え、ページ3に差し掛かったと見ている。これは、半導体チップをどう作るか、という根本を揺るがす転換になる可能性がある。そのため、新しいアプローチへの模索に膨大なコストをかけつつある。たとえば、IntelやAMD、NVIDIAなどがマルチダイへと急に向かい始めたその背景には、DARPAのこうした動きがある。