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●マイクロアーキテクチャの非効率を示すポラックの法則
『ポラックの法則』によると、プロセッサのダイサイズ(半導体本体の面積)を2～3倍に増やしても、パフォーマンスは1.5～1.7倍にしか上がらない。
Intelから新しい法則が登場した。ムーアの法則に続く、新しいプロセッサの法則だ。2月5日から米サンフランシスコで開催されている半導体学会「2001 ISSCC (IEEE国際固体回路会議)」のキーノートスピーチで、Intelのパット・ゲルシンガー副社長兼CTO(Intel Architecture Group)は、この新しい法則について説明した。ゲルシンガー氏によると、この法則は、Intel Microprocessor Research Labs(MRL)のフレッド・ポラック(Fred Pollack)ディレクタ兼Intel Fellowが見つけたものだという。それによると、これまでIntelの新マイクロアーキテクチャのプロセッサは、それ以前のアーキテクチャのプロセッサに対して、同じプロセスルールで2～3倍のダイサイズで登場してきた。だが、パフォーマンスはというと、前世代のアーキテクチャに対して1.5～1.7倍にしか上がらない。つまり、ダイサイズの増加分ほどは性能は上がらない。ダイサイズとパフォーマンスの関係は、およそダイサイズの平方根分の増加になるという法則があるという。
下が、ポラック氏のプレゼンテーション「New Microarchitecture Challenges in the Coming Generations of CMOS Process Technologies」にあった、ポラックの法則の詳しい比較にPentium 4分を補足したものだ。
| プロセス | 旧CPU | 面積 | 新CPU | 面積 | 面積比 |
|---|---|---|---|---|---|
| 1.0μm | i386 | 6.5mm | i486 | 11.5mm | 3.1 |
| 0.7μm | i486 | 9.5mm | Pentium | 17mm | 3.2 |
| 0.5μm | Pentium | 12.2mm | Pentium Pro | 17.3mm | 2.1 |
| 0.18μm | Pentium III | 10.3mm | Pentium 4 | 14.7mm | 2 |
お詫びと訂正
当初“mm”を誤って“平方mm”と表記しておりました。お詫びして訂正いたします。
●電力で見るとスカラープロセッサがいちばん効率がいい
確かに、ポラック氏の指摘の通り、世代ごとに性能は面積比分は上がっていない。感覚としては平方根分程度の性能向上だ。
ゲルシンガー氏によると、過去10年間で、IntelはCPUのパフォーマンスをアーキテクチャだけで6倍引き上げてきたという。増えたトランジスタで、パイプラインを深くし、アウトオブオーダー実行、投機実行などを実装し、性能を上げてきた。しかし、トランジスタ分は性能は上がらなかった。
そして、ゲルシンガー氏によると、このことがプロセッサの大きな制約になりつつあるという。つまり、トランジスタが増えた分だけ消費電力も増えたわけだが、それに見合うだけ性能が上がっていないため、消費電力当たりの性能は悪化しているのだ。
ゲルシンガー氏は、その例として、ベーシックなスカラーアーキテクチャとスーパースカラ、そしてアウトオブオーダー&投機実行のそれぞれのダイサイズと消費電力、性能を比較した図を示した。それによると、スカラープロセッサのダイサイズと消費電力、性能を1とした場合、スーパースカラでは消費電力は約5倍で性能は約2.5倍、アウトオブオーダー&投機実行では消費電力は約10倍で性能は約4倍になるという。つまり、パフォーマンス/電力比は、スカラーに対して、スーパースカラで半分、アウトオブオーダー&投機実行で40%程度に落ちてしまうという。
つまり、ごくおとなしいスカラーアーキテクチャが、じつはいちばん消費電力の効率がよいアーキテクチャだったのだ。Intelによると、これはこれまでのアーキテクチャが消費電力に対する性能の効率を考慮しないものだったからだという。つまり、消費電力という観点から見ると、マイクロアーキテクチャの効率が悪いというわけだ。
●L2キャッシュを世代ごとに倍増へ
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| プロセス | CPU | 消費電力 | 電力密度 |
|---|---|---|---|
| 0.13μm | Pentium 5? | 約140W程度 | 約60W/平方cm |
| 0.10μm | Pentium 6? | 約210W程度 | 約90W/平方cm |
つまり、電力密度(Power Density)、イコール熱の密度は100W/平方cm近くになってしまう。これは、前回のコラムで紹介した、核反応炉の一歩手前だ。
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そこで、ゲルシンガー氏は、これからのCPUのマイクロアーキテクチャでは、電力に対する効率を高めるものにしなければならないと指摘する。それは次のようなようなものだという。
まず、このうちいちばんイージーなのはキャッシュSRAMを増やすことだ。それは、SRAMはロジックと比べて10分の1程度の熱密度で、リーク電流も抑えやすいからだという。ゲルシンガー氏は、消費電力を一定に保った上で、世代ごとにL2キャッシュ容量を倍増させてゆくというシミュレーションを示した。その結果は、電力密度は驚くほど下がる。例えば、0.10μm(Pentium 6?)で2MBを搭載するなら、35W/平方cmと半分になってしまう。もっとも、この方法で電力密度を減らした場合には、ダイ上での熱のムラができるので、それを解決しなければならない。
L2キャッシュの増量は、今後のマルチGHzプロセッサの性能向上を助けるのにも役立つ。それは、このペースでCPUのコアクロックが上がってゆくと、メモリアクセスのペナルティが極端に肥大してしまうからだ。L2キャッシュミスをした場合のペナルティは将来は1,000クロックに達し、インストラクションコスト、つまりメモリアクセス待ちがなければ実行できたはずの命令数は数100に達してしまうようになるという。この差を埋めるには、L2キャッシュを増やし、さらにそのキャッシュに効率よくプリフェッチングをするといったことが必要になる。
しかし、Intelの示している解決策でもっと興味深いのは、マルチスレッディングとマルチCPU On-Dieだ。これについては次回にレポートしよう。
（2001年2月7日）
[Reported by 後藤 弘茂]