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| Itaniumについて説明するIntel副社長兼ジェネラルマネージャのガディ・シンガー氏 |
米国サンフランシスコのSan Francisco Marriottで開催されている半導体関連の学会であるISSCC2000で、Intelが今年の半ばにサーバー／ワークステーション用MPUとして導入する予定のItaniumに関する詳細情報のアップデートを行なった。最終日の9日に行われたIntel副社長兼ジェネラルマネージャのガディ・シンガー氏の発表「First IA-64 Microprocessor A Design for Highly-Parallel Execution」を元にその概要をレポートする。
●Itaniumは800MHzからスタート！
今回のItaniumに関する発表の中でシンガー氏は「Itamiumのクロックは800MHzである」と述べ、Itaniumのスタート時のクロックが800MHzであることを公の場で初めて明らかにした。Itaniumに関しては昨年10月にサンノゼで行なわれたMicroprocessorForumでアーキテクチャ部分が明らかにはなったものの、クロック、CPUバスなどについての詳細は明らかにはなっていなかった。この時点で公開された予測性能（6GFLOPS）を元に750MHz程度からスタートすると見られていた。クロックの向上に伴い、予想性能も6.4GFLOPSとやや高くなっている。アーキテクチャが異なるとはいえ、1GHzが話題になるx86系に対し低めのクロックからのスタートといえそうだ。
また、セッションに先駆けて行なわれた記者説明会でItaniumのクロックが思ったよりも低いのではないかという質問も飛び出したが、これに対してシンガー氏は「800MHzはあくまでスタートだ。Itaniumはチューニングが進めば高いクロックでも動作することを意識して設計されている。近い将来にさらに高いクロックの製品を出すことは可能だ」と反論し、将来の高クロック化には不安がないことを強調した。さらにセッションでは研究室レベルで1.7Vの電圧をかけた状態で800MHz以上で動作していることを示すグラフを見せるなど、高クロック動作に関しては自信を持っているようだ。
●FSBやBSB、L3キャッシュの詳細に関してもアップデート
Itaniumのプロセッサバス（いわゆるFSB=Front Side Bus）はソースシクロナスデータバスで、バンド幅は実に2.1GB/秒に達する。さらに、データの戻り遅延を減らす機能、4ウェイのマルチプロセッサをサポートするマルチドロップバスなどの機能をサポートしている。
また、モジュール上に搭載されるL3キャッシュに関してはMicroprocessorForumでも4MBと公開されていたが、それが1MB×4と4チップにより構成されること、4ウェイセットアソシエイティブであること、クロックはCPUコアと同じクロックで駆動されることなども併せて明らかになった。このCPUコアとL3キャッシュ間は専用バス（BSB＝Back Side Busと呼ばれる）で接続され、こちらもソースシンクロナスデータバスとなっている。この専用バスのピーク時のバンド幅は実に12.8GB/秒（800MHz動作時）に達する。
さらにシンガー氏はItaniumのCPUモジュールの内部構造も公開した。Itaniumのモジュール内部は全部で5つの部品から構成されている。
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| Itaniumの内部構造図 |
・Heat-pipe Lid
・Cartridge Substrate
・Pin Carrier
・Spring Clip
・Back Cover
CPUダイはCartridge SubstrateにOLGA（Organic Land Grid Array）として搭載されている。Cartridge Substrateには、さらに1MBのL3キャッシュメモリのモジュールも4つ搭載されている。CPUダイは6層メタル、0.18μmプロセスルールで作られ、トランジスタ数は2,500万トランジスタとなる。L3キャッシュは全体で2億9,480万トランジスタ（つまり1チップあたり約7,500万トランジスタ）と併せて発表された。
なお、発表会場では「L1キャッシュやL2キャッシュの容量は？」という質問もでたが、それに対してシンガー氏は「現時点では明らかにできない」と述べるに留まった。
IA-64に関して、今回明らかになった内容を整理するとつぎのようになる。
(1)製品登場時のクロックは800MHz
(2)浮動小数点演算能力は6.4GFLOPS
(3)FSBは2.1GB/秒のバンド幅を持つソースシンクロナスデータバス
(4)L3キャッシュは4ウェイセットアソシエイティブで、1MB×4＝4MB
(5)BSB（L3キャッシュ）はCPUコアと同クロックで、12.8GB/秒のバンド幅
(6)CPUコアは0.18μmで、6層メタル。トランジスタ数は2,500万トランジスタ
(7)L3キャッシュのトランジスタ数は2億9,480万トランジスタ
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【'99年10月8日】「これがItanium（Merced）だ――Intelが内部アーキテクチャを公開」
http://pc.watch.impress.co.jp/docs/article/991008/mpf6.htm
(2000年2月10日)
[Reported by 笠原一輝@ユービック・コンピューティング]