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2008 IRPSレポート【メモリ編】
IntelとMicronがマルチレベルNANDフラッシュの不良を解析

2009年のIRPSを告知するパネル。2009年4月26〜30日にカナダのモントリオールで開催される

会期:4月29日〜5月1日(技術講演会のみ、現地時間)

会場:米国アリゾナ州Hyatt Regency Phoenix at Civic Plaza



 2008 IRPSが5月1日(現地時間)に閉幕した。2008 IRPSレポートも今回をもって最終回となる。最後に、メモリ関連の注目発表をいくつか紹介したい。

 IntelとMicron Technologyは共同で、マルチレベルセル(MLC)方式のNANDフラッシュメモリの不良モードを解析し、その結果を報告した(Mielkeほか、講演番号1.3)

 1個のメモリセルに2bit以上のデータを記憶するMLC方式では、1bitを記憶するシングルレベルセル(SLC)とは異なる不良モードが生じる。NANDフラッシュメモリではMLC方式が主役になりつつあるので、不良モードの解析は、今後の信頼性向上に大きく役立つ可能性が高い。

 IntelとMicronがテストに選んだのは、ベンダー4社のMLC(2bit/セル)方式NANDフラッシュメモリである(その中で1社はIntelとMicronの合弁企業IMFT)。メモリの記憶容量は8Gbitで、製造技術は63nm〜72nm。いずれの品種も、4bitのECC(誤り訂正)機能と組み合わせるように仕様が定められている。データの書き換え寿命は2社のNANDフラッシュが1万回、1社のNANDフラッシュが5千回。残り1社のNANDフラッシュは寿命を明記していなかった。データ保持時間の仕様は2社のチップが10年間、他社のチップは分からなかったという。

 実験では、1万回までの書き換え、1年間のデータ保持、1万回のページ読み出し(読み出しディスターブ不良のチェック)をそれぞれ実行した。ECCは使わず、生のビット不良率(RBER:Raw Bit Error Rate)を測定した。

 1万回までの書き換えを実行したテストでは、書き換え回数が増えるにつれてRBERが急激に上昇していく傾向を描いた。2bit/セル方式の書き込み動作は、メモリセルトランジスタのしきい電圧を4段階のどれかに変える。初期状態はしきい電圧が最も低い「L0」状態であり、書き込み動作によってトランジスタのしきい電圧を上げ、「L1」または「L2」、「L3」のどれかの状態にする。なお、「L3」がしきい電圧の最も高い状態を指す。

 書き換え不良で最も多かったのは、「L1」を書き込む設定なのに「L2」を書き込んでしまう不良モードだった。このモードは、書き換え不良全体の49%を占めた。隣接するメモリセル間で容量結合が生じ、書き込み信号が漏れてしまうことが主な原因だとしている。

【写真1】書き換えサイクル(P/E Cycles)とビット不良率の関係。サイクル数を重ねるごとにビット不良率が上昇する傾向にある 【写真2】メモリセルのしきい電圧レベルと書き換え不良のモード。「L1」を書き込むはずが「L2」になってしまう不良モードと、「L2」を書き込むはずが「L3」になってしまう不良モードが大半を占める

 1年間のデータ保持試験(1万回の書き換えサイクル後に実施)では、初めの2千時間でビット不良率が増大する傾向がみられた。具体的にはしきい電圧の低下が発生しており、メモリセルに書き込んだ電荷が時間経過とともに漏洩していくことが分かった。L1とL2、L3のどの状態で電荷の漏えいが大きいかは、メモリベンダーによって違っていた。2社のチップはL3からの電荷漏洩が支配的だった。

 1万回のページ読み出しでは、ビット不良率がわずかに上昇した。不良モードは、読み出しのバイアス電圧によって電荷が基板から酸化膜に飛び込み、消去状態(しきい電圧「L0」)のセルのしきい電圧が上昇してしまうというものである。

【写真3】データ保持時間とビット不良率の関係。最初の2千時間で不良率は急激に上昇し、その後もゆっくりと上昇する傾向にある 【写真4】ページ読み出し回数とビット不良率の関係。読み出しの繰り返しによって不良率が少しずつ上昇していく

 続いてECC(誤り訂正符号)が、不良をどの程度低減させるかを実際に確認した。1bit ECCを導入することで、ビット不良率は約1/2千に下がった。またビット不良率の上昇曲線にも変化がみられた。1万回の書き換えサイクル試験の場合、ECCなしだとビット不良率が一定の割合で増えていくのに対し、ECCありだと最初は不良率の増加速度が非常に低く、1万回に近付くと不良率が大きく上昇する傾向を示した。

 4bit ECCの効果はさらに劇的で、ビット不良率は1bit ECCの1/10億に減少した。ECCなしに比べると、1/1千億bit不良率が低下したことになる。4bit ECCが絶大な威力を発揮していることが明確になった。

●マザーボードのDRAMソフトエラーを測る

 Infineon TechnologiesとSun Microsystemsは共同で、DRAMのコンポーネントレベルとシステムレベルの中性子線ソフトエラーを詳しく測定した(Boruckiほか、講演番号5A.4)。実験に使用したのはDRAMベンダー6社のチップで、メモリ容量は256Mbit/512Mbit/1Gbit、製造技術は70/80/90/110/140/170/180nmとさまざである。中性子線の照射にはロスアラモス中性子科学センター(LANSCE:Los Alamos Neutron Science Center)の施設を利用した。

 コンポーネントレベルの測定では、DIMMに中性子線を照射した。システムレベルの測定ではマザーボードにDIMMを取り付け、DIMMに向けて中性子線を照射した。中性子線の照射中、DRAMおよびマザーボードはずっと動作させて続けた。

 コンポーネントレベルの測定結果をまず示そう。DRAMのソフトエラーは、メモリセルアレイ部分と周辺回路(デコーダやセンスアンプ、入出力など)部分に分けて計測している。

 メモリセルアレイのソフトエラーは、製造技術が微細になるとともに減少する傾向がみられた。マルチセルアップセットも同じ傾向だった。マルチセルアップセットは最大で16bitエラーが発生した。マルチセルアップセットにはいくつかのモードが混在しており、例えば1bitの反転が4カ所のセルで発生したり(合計で4bitの不良)、3bitの反転と1bitの反転が1カ所ずつ発生した(これも合計で4bitの不良)。

【写真5】ソフトエラーの発生率(横軸)と不良が発生したbit数(あるいはセル数)の関係。左側にメモリセルアレイのソフトエラーが分布し、右側に周辺回路(ロジック)のソフトエラーが分布している

 周辺回路のソフトエラーは、kbitオーダーのロジックが反転するという凄まじいものだった。数bit〜数十bitの反転が数十カ所〜数百カ所で発生した結果、合計で数kbitの不良となった。製造技術と不良率との関連はみられなかった。これは当然で、メモリセルアレイは最小加工寸法を使って製造するのに対し、周辺回路はもっと広めの加工寸法で製造する上に、例えば同じ90nm DRAMでも周辺回路の加工寸法はベンダーごとに違う。したがって製造技術ごとのプロットはあまり意味をなさない。

 システムレベルの測定では、メモリバスの動作周波数とソフトエラーの相関を調べた。動作周波数は133/200/266/333MHzである。動作周波数が上がるとともに、ソフトエラーの発生率はわずかに増加した。

 中性子線ビームの照射方向に対してマザーボードの角度を45度変えた測定も実施された。こちらはソフトエラー発生率との相関はみられなかった。

 またコンポーネントレベルのソフトエラー発生率とシステムレベルのソフトエラー発生率には、非常に高い相関があった。

●高度4,200mで中性子線とソフトエラーを同時計測

【写真6】ソフトエラー測定と中性子線測定を同時に実行している様子

 ソフトエラーの原因となる中性子線は、自然界では宇宙線から生成される。したがって中性子線が降り注ぐ量は、高度に依存する。中性子線の量は海面高度では少なく、高山地帯では多い。富士通研究所は、高地に降り注ぐ自然な中性子線とソフトエラーを同時計測することを試みた(Tosakaほか、ポスター講演)。米国ハワイ州マウナケア山頂にある日本のすばる天文台に測定機材を持ち込んだのである。

 1,024個の90nm SRAMチップを高度4,200mのマウナケアで2,412時間(100.5日間)にわたって動かし、中性子線を同時に計測。結果、36回のソフトエラーを観測した。

 マウナケアの屋外における中性子線の強度は東京(屋外)の16倍もある。測定はすばる望遠鏡の制御棟内で実施したが、それでも中性子線の強度は東京(屋外)の7.4倍もあった。言い換えるなら、東京で36回のソフトエラーを観測するには、計算上は2年以上の期間が必要になることが分かる。

□国際信頼性物理シンポジウム(IRPS)のホームページ(英文)
http://www.irps.org/
□2008 IRPSレポートリンク集
http://pc.watch.impress.co.jp/docs/2008/link/irps.htm

(2008年5月7日)

[Reported by 福田昭]

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