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東芝、3次元構造のNANDフラッシュメモリセルアレイ
〜微細化せずに大容量化が可能

3次元構造の模式図

6月12日 発表



 株式会社東芝は12日、積層した電極に柱状の素子を貫通させた3次元メモリセルアレイを開発したと発表した。

 新型のメモリセルアレイの加工プロセスは、ゲート電極と層間絶縁膜を互い違いに積み重ねた積層構造に、上下に貫通する孔を一度に開け、不純物を含むシリコンを柱状に埋め込むことで生成する。

 これにより、シリコンの柱をゲート電極層が一定間隔ごとに覆う構造となり、各交点にあらかじめデータ保持用の窒化シリコン膜などを形成すれば、NANDセルとして機能するようになる。

 この技術により、積層数を増やせば接続素子数が増え、チップ面積の大型化やプロセス技術微細化に頼ることなく高容量化を実現できるとしている。

 貫通孔技術については同社独自の高精度エッチング技術により実現しているが、その他の技術プロセスについては従来と同じ装置と材料で構築することができる。将来にわたり継続的に大容量化を実現する一手段になるとしている。

従来の積層方式と新方式の違い 2次元構造のNANDセルを3次元化 コア部のトランジスタを共有化して回路面積を削減

□東芝のホームページ
http://www.toshiba.co.jp/
□ニュースリリース
http://www.toshiba.co.jp/about/press/2007_06/pr_j1201.htm

(2007年6月12日)

[Reported by ryu@impress.co.jp]

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