12月14日 発表

　株式会社東芝、ソニー株式会社、NECエレクトロニクス株式会社の3社は14日、45nmプロセス世代のシステムLSIの高性能化に必要な量産技術を共同開発したと発表した。

　今回発表された技術は、2005年12月に東芝とソニーが開発していた45nmプロセスの歪みシリコン、low-k絶縁膜などの技術要素を統合し、その際に、新技術や改善を盛り込んだもの。高い性能と信頼性を両立させるバランスを目指し最適化したという。2005年12月の段階では2社で開発していたが、2006年2月にNECエレクトロニクスが共同開発に参加した。

　歪みシリコン技術では、ソース・ドレイン部にも応力層を形成し、プロセスを最適化。トランジスタの駆動電流は、nMOSで約20%以上、pMOSで60%以上向上し、全体で30%以上高速化されたという。

　low-k絶縁膜を使用した多層配線技術では、配線層、ビア層それぞれに最適な材料の絶縁膜と、埋め込み配線で断面形状の制御性能を高めた構造を採用。これに最適化を施し、45nmプロセス世代で必要な実効誘電率2.7を実現したという。

　これらの技術に液浸リソグラフィを適用したプロセス構築を行ない、SRAMのメモリアレイで0.248平方μmのセルサイズを達成。また、多層配線部分で約98%以上の配線歩留まり率と十分な信頼性を確保したとしている。

□東芝のホームページ
http://www.toshiba.co.jp/
□ニュースリリース
http://www.toshiba.co.jp/about/press/2006_12/pr_j1401.htm
□ソニーのホームページ
http://www.sony.co.jp/
□ニュースリリース
http://www.sony.co.jp/SonyInfo/News/Press/200612/06-1214/
□NECエレクトロニクスのホームページ
http://www.necel.com/
□ニュースリリース
http://www.necel.com/news/ja/archive/0612/1402.html
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【2月1日】ソニー/東芝の45nmプロセス共同開発体制にNECエレが参画
http://pc.watch.impress.co.jp/docs/2006/0201/45nm.htm
【2005年12月7日】東芝とソニー、45nmプロセスLSIの高性能化技術を開発
http://pc.watch.impress.co.jp/docs/2005/1207/toshiba.htm

(2006年12月14日)

[Reported by yamada-k@impress.co.jp]