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2008年のモバイルプラットフォーム「Montevina」への道




●半年ずれるCPUとプラットフォームの更新サイクル

 Intelの現在のモバイルCPUのサイクルでは、新CPUと新プラットフォーム(チップセットなど)のリリース時期がずれている。

 新CPUは既存のプラットフォームのリフレッシュ版でサポートされ、次にプラットフォームが更新される。Core 2 Duo(Merom:メロン)は「Napa(ナパ)」プラットフォームで登場し、来年(2007年)第2四半期に「Santa Rosa(サンタローザ)」プラットフォームに移行する。次のCPU「Penryn(ペンリン)」はSanta Rosaで登場し、2008年のプラットフォーム「Montevina(モンテヴィーナ)」に移行する。

 また、モバイル版チップセットの基本設計は、デスクトップ版チップセットと1世代ずれる。Santa Rosaのチップセット「GM/PM965(Crestline:クレストライン)」は、デスクトップの「965」系(Broadwater:ブロードウォータ)を改良したものだ。デスクトップの次期チップセット「Bearlake(ベアレイク)」と同レベルの機能を備えるのは、Montevinaのチップセット「Cantiga(カンティーガ)」となる。プラットフォームの更新とともに、FSB(Front Side Bus)の転送レートの向上など、CPU側にも拡張が加えられる。

 Santa Rosaはもともと従来のモバイルプラットフォームと同様に第1四半期の提供が予定されていた。しかし、デスクトップのプラットフォームと同期する形で、現在は2007年第2四半期にずれ込んでいる。Santa Rosaの構成要素を整理すると次のようになる。RobsonやWindigoなどはオプションだ。

チップセット(MCH/GMCH)GM/PM965(Crestline:クレストライン)
ICHICH8M
Wireless LANIntel Wireless WiFi Link 4965AGN (Kedron:ケドロン)
Gigabit EthernetIntel 82566MM Gigabit Network Connection(Nineveh:ニネヴェ)
NVM(Non-Volatile Memory)Robson(ロブソン)
WANモジュールIntel Wireless WWAN Link 1965HSD(Windigo:ウィンディゴ)

Santa Rosaプラットフォーム

 Crestlineの基本的な仕様は、Broadwaterに近い。統合グラフィックスコアは「Gen 4」で、Intelが「EU(Execution Unit)」と呼ぶ32bit単精度浮動小数点演算ユニットが8個並列である。EUは、通常のGPUでProgrammable Shaderと呼ぶユニットと基本的には同じで、構造的にはUnified-Shader型になっていると見られる。グラフィックスコアは、最大400MHz(コア電圧1.05V)で動作する。GPU回りの省電力機能として、グラフィックスコアだけをスロットリングできる「Gfx Render Clock Throttling」を備える。

 Intelは以前からGen 4世代のグラフィックスコアは、基本アーキテクチャ的にはDirectX 10にも対応できると顧客に説明していた。Crestline、そしてCrestlineと同時期のデスクトップチップセットBearlake-GからDirectX 10サポートのはずだった。しかし、デスクトップ側は、2007年第3四半期の「Bearlake-G+」からDirectX 10サポートとなっている。

●省電力機能を強化したCrestline

 Broadwaterが90nmプロセスなので、Crestlineも当然90nmプロセスとなる。Broadwaterのトランジスタ数は推定で8,000万クラス。Crestlineも相応に大きなチップとなる。消費電力はCrestline-GMでTDP(Thermal Design Power:熱設計消費電力) 14W程度と言われる。Crestline-GMLで11Wだ。

 Crestlineは、Windows Vista時代に合わせてグラフィックスを大幅に強化した。そのために、電力消費が多いのが泣きどころだ。しかし、チップの規模に対しての消費電力は決して多いわけではない。Intelはできる限り電力を抑えるテクニックを導入して、Crestlineの電力を抑えているという。

 「Crestlineでは、今まで以上にクロックゲーティングを行ない、バスやコアの周波数も落とすことができる。グラフィックスが熱くなりすぎると、CPUや他のデバイスのための温度バジェットが十分に残らなくなってしまうからだ。そのため、高度な省電力ソリューションが必要とされている」とIntelのMooly Eden(ムーリー・エデン)氏(Vice President & General Manager, Mobile Platforms Group)は説明する。

 Crestlineのサポートメモリは今のところデュアルチャネルDDR2-667まで。Memory BW Throttlingをサポートし、サーマルセンサをDIMM上に載せる「TS on DIMM(Thermal Sensor on DIMM)」をサポートする。

 IntelはこのTS on DIMMを推進しており、JEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)に提案している。特に、SO-DIMMへのサーマルセンサ搭載を重視しており、Intel Developer Forum(IDF)の技術セッションでも説明をしていた。SPDに搭載したサーマルセンサとオプションのリモートサーマルセンサから、リアルタイムのDIMM温度をチップセットにフィードバックする。それによって、より正確な温度をベースにメモリスロットリングを行なう。

 DRAMは温度に弱いため摂氏85度程度をTcase(ケース温度)の上限としているが、TS on DIMMでは85度から6〜9度のガードバンド(76〜79度)を取ってスロットリングを行なう。従来は、正確な温度がチップセット側にわからなかったため、もっと広いマージンを取ってスロットリングしていた。TS on DIMMを使うと、より高い温度でスロットリングするため、パフォーマンスを安全に引き出せるというわけだ。IntelはTS on SO-DIMMをSanta Rosaから推進しようとしている。

Thermal Sensor on SO-DIMM(※別ウィンドウで開きます)
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DDR2 Thermal Sensor(TS) on So-DIMM
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TS on SO-DIMM Availability(※別ウィンドウで開きます)
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●グラフィックスをさらに強化するMontevina

 2008年のモバイルプラットフォーム「Montevina(モンテヴィーナ)」は、Santa Rosaの延長にある。対応CPUは、基本はPenrynで、おそらく、その次の「Nehalem(ネハーレン)」はサポートされない。Nehalemファミリが、新しいシリアルFSBである「CSI」をインターフェイスに採用すると見られるからだ。

 Montevinaのチップセットは「Cantiga(カンティーガ)」。Cantigaが最後の非CSIチップセットになると推定される。サウスブリッジチップは「ICH9M」、無線LANモジュールは「Shiloh(シャイロウ)」、LANは「Boaz(ボアズ)」だ。

 Cantigaの内蔵グラフィックスは「Gen 4.5」、つまり、Gen 4であるCalistogaのグラフィックスコアの拡張版だ。Broadwaterのグラフィックスコアと基本設計は共通になると見られる。CantigaのShader(EU)はGen 4の8ユニットから10ユニットに増やされる。また、グラフィックスコアは最大457MHzで動作できるようになる。TDPは15W程度と見られる。

 CantigaのFSBは1,067MHzをサポートすると見られる。また、メモリサポートはDDR2-667とDDR3-800に上がる。DDR2-800はサポートしない。DDR3-800ではインターフェイスとDRAMコアの電圧が下がるため消費電力面で有利だからだ。

 ちなみに、Santa RosaとMontevinaのどちらでもPenrynのTDPは29W程度だと言われている。Meromの35Wより下がることになる。しかし、ダイ(半導体本体)が小さなPenrynは、Meromより電力密度が高くなる。そのため、より冷却が難しい。Penrynが29Wだとしても、熱設計的な意味ではMeromの35Wとほぼ同じだと考えられる。

●アクティブ時の消費電力を抑えるスーパー低周波数モード

 Intelは、Santa Rosa-Montevinaとつながる次のプラットフォームに向けて、進みつつある。9月のIntel Developer Forum(IDF)では、Santa Rosaについて、この他にも細かな技術内容が発表された。その中では、目立たないながらも2つのSanta Rosaの省電力フィーチャが、CPUとチップセットに加えられることが説明されていた。

David(Dadi) Perlmutter氏

 Santa RosaからIntelは、CPUがアクティブ時の電力消費を抑えるフィーチャを加えた。IntelのモバイルCPUは、Enhanced SpeedStepで動的にCPUの動作周波数と電圧を切り替えて平均消費電力を抑えている。Santa RosaでのMerom FSB 800MHzでは、この機能をさらに拡張するという。Intel Developer Forum(IDF)では、Mobility GroupのDavid(Dadi) Perlmutter氏(Senior Vice President, General Manager, Mobility Group)が次のように説明した。

 「従来の世代では、CPUが高周波数モード(HFM)から、60のPポイントを経て、低周波数モード(LFM)へとスケーリングしていた。それぞれのPポイントは、異なる周波数と電圧の組み合わせとなる。

 Santa Rosa世代では、さらにスーパー低周波数モード(Super LFM)を加える。これは、CPUコアにしたのと同じ、高周波数から低周波数へ引き下げるトリックを、バスにも対しても行う。バスを、800MHzから400MHzに下げ、その結果、CPUの周波数も(従来のLFMの)1,200MHzから600MHzに下がる。アクティブパワーをさらに落とすことができる」

 Intelの現在のモバイルCPUのLFMの際のCPUの最低動作周波数は、FSB(Front Side Bus)のバスクロック(BLCK)に制約されている。これは、CPU内部のバスインターフェイス部分のロジックがバスクロックと一定のレートで連動しているためだと思われる。具体的には、バスのベースクロックの6倍の周波数がLFM時のCPUコアの下限の周波数となる。そのため、FSB 667MHzではバスクロック166MHzでLFM周波数が1GHz、FSB 533MHzではバスクロック133MHzで800MHzがLFM周波数となり、FSBが800MHzに上がるSanta Rosaではバスクロック200MHzで1.2GHzがLFMとなってしまう。LFMの周波数はFSBのBCLKと連動するため、FSBが上がると平均のアクティブ電力も上がることになってしまう。

 そこで、Santa Rosaでは、動的にCPU内部でのバスクロックをスイッチする「Dynamic FSB Frequency Switching(Bus GVL)」を使うことで、この問題を解決することにした。Santa RosaのMeromでは、CPUロジックはCPU内部で生成されるバーチャルバスクロック(VBCLK)を使って走る。バスクロックを仮想化するわけだ。通常のモードでは、このバーチャルバスクロックは実際のバスクロック(BCLK)とイコールとなっている。

 しかし、LFMに入ってさらにCPU負荷が小さい場合に、Santa RosaでのMerom FSB 800は、Dynamic FSB Frequency Switching(Bus GVL)を行なう。Bus GVLモードに入ると、バーチャルバスクロックは、実際のバスクロック200MHzの1/2の100MHzに切り替えられる。CPUロジックはバーチャルバスクロックで走るので、それと連動してコアブロックの周波数も1/2に下がる。バーチャルバスクロック100MHzの6倍の600MHzに下がり、周波数と連動して電圧もさらに下がる。これがSuper LFMだ。

動的にCPU内部でバスクロックをスイッチ

 つまり、CPU内部の仮想バスクロックを切り替えることで、より低周波数&低電圧へと遷移させるわけだ。また、このSuper LFMは、OS側からは単に新しいPポイントとしてしか見えない。OS側は、内部バスクロックの切り替えを意識する必要がない。そのため、従来のEnhanced SpeedStepからシームレスに制御できる。

 こうして見ると、Super LFMはMerom FSB 800で上がってしまうFSBバスクロックに対する対処だということがわかる。そのため、このフィーチャはFSB 800以上のMeromでしかサポートされない。

●アイドル時の消費電力をさらに抑える仕組みをチップセットに導入

 IntelはSanta Rosaではもう1つ、アイドル時のスリープ状態の電力消費をさらに抑えるフィーチャを加えた。

 「Core DuoとCore 2 Duoでは、『Enhanced Deeper Sleep(DC4)』を加えた。これは、CPUがフリーになった時に、キャッシュ内容を待避させて、より低い電圧レベルに移行するステイトだ。それによって、低消費電力と低リーケッジ(漏れ電流)を実現する。

 しかし、このステイトでも、メモリアクティビティによって生じるバスアクティビティがあった。(メモリアクティビティが生じた時に)チップセットが、CPUをウェイクアップさせて、キャッシュの内容をチェックする。ところが、(CPUキャッシュの)答えは必ずノーだ。なぜなら、すでに(CPUキャッシュにデータは)ないからだ。

 そこで、我々は新しい機能を加えた。(Santa Rosaでは)チップセット側が、CPUのキャッシュが空になっていることを知ることができる。すると、チップセットは、CPUをウエイクアップして、CPUをアクティブモードに移行させキャッシュのステイタスをチェックする必要がなくなる。これによって非アクティブ時にかなりの省電力ができる」とPerlmutter氏は語る。

 YonahとMeromは、「Dynamic Smart Cache Sizing」と呼ぶ手法で、L2キャッシュの容量を制御している。動的にキャッシュ利用を予測し、不要と判断されたキャッシュエリアは、キャッシュライン単位でメインメモリに待避されフラッシュされる。アイドル状態が続くと、徐々にキャッシュはフラッシュされる。最後にはキャッシュは完全に空になり、全キャッシュがパワーオフされる。

 その段階に入ると、YonahとMeromは、Enhanced Deeper Sleep「DC4」と呼ばれるステイトに入る。これは、従来のDeeper Sleepよりさらに電圧を下げるステイトで、キャッシュSRAMの内容を保持できないレベルの電圧となる。CPUコアを再起動しないですむ、コア保持(Core retention)レベルに最低限必要な電圧だ。そのため、リーケッジを大幅に低減できる。

 こうした仕組みであるため、Enhanced Deeper Sleep(DC4)時にはCPU側には、キャッシュが一切保持されていない。当然、チップセット(MCH/GMCH)側でメモリアクティビティが生じた場合でも、アクセスするメモリ上のデータがCPUキャッシュ側にあるかどうかをチェックする必要がない。ところが、従来はチップセット側はCPUがDC4であることを知ることができなかった。そのため、キャッシュに対して意味のないチェックを行なうために、CPUをいったんウエイクアップさせ、無駄な電力を消費させる必要があった。実は、DC4は、意外と効果が薄いケースがあったわけだ。

 そこで、Santa Rosaでは、この問題はMCH/GMCHであるCrestline(GM/PM965)側の拡張で解決する。CrestlineはMerom側のDC4ステイトを検知して、その場合にはキャッシュに対するチェックを行なわない。そのため、CPUはDC4ステイトを維持することができ、電力を大幅に節約できる。

Enhanced Deeper Sleepの仕組み

 これらの改良は小さく見える。しかし、省電力技術自体が、細かな技術の集積であり、また、意外に小さな部分で大きく電力をロスをしていることがよくある。そのため、こうしたテクニックの採用はかなり意味があると推測される。

 そして、最も重要な点は、IntelがモバイルCPUとチップセットの省電力化で、まだ手を緩めていないということだ。少なくとも、モバイル部門については、CPUを肥大化させて再びCPUの消費電力をアップさせる方向にないことを意味している。また、チップセットの設計も、モバイル向けに改良を加え続けていることがわかる。

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http://pc.watch.impress.co.jp/docs/2006/1002/kaigai306.htm

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(2006年10月11日)

[Reported by 後藤 弘茂(Hiroshige Goto)]


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