Microprocessor Forumレポート

VIAがBanias互換CPU“C5I”の概要を発表


Centaur Technology社長のグレン・ヘンリー氏
会場:アメリカ合衆国カリフォルニア州サンノゼ フェアモントホテル
会期:10月13日〜16日(現地時間)



 VIA TechnologiesのCPUコアを開発している同社の子会社「Centaur Technology」の社長であるグレン・ヘンリー氏が、今年もMicroprocessor Forumにおいて講演を行なった。

 この中でヘンリー氏は、開発コードネームC5PおよびC5Iと呼ばれる新しいCPUコアについての解説を行なった。特に、CentaurがC5Iと呼ぶCPUコアは、“Esther”(エスター)の開発コードネームで呼ばれており、VIAのCPUとしては初めてP4バスのアーキテクチャを採用している製品となる。

●現行Nehemiahの改良となるC5Pはダイサイズが47平方mmとより小さく

 現在、VIAのC3プロセッサのコアとして利用されているのが、CentaurがC5XL、VIAがNehemiah(ニアマイ)と呼ぶプロセッサコアだ。Nehemiahは、TSMCの0.13μmプロセスで製造されており、SSE命令をサポートし、ハードウェアの乱数生成器を備えている。現在のところは1GHzまでが大量生産されているが、最終的には1.2GHzに到達する予定となっている。

 これに対して、C5PはVIAのコードネームこそ同じNehemiahだが、実際にはC5XLから若干の改良が加えられている。最大の改良点は、デュアルプロセッサ動作に対応したこと。

 C5XL、C5PではシステムバスにDP構成に対応しているP6バスを利用しているため、バスアーキテクチャ的にはデュアルプロセッサ構成にすることが可能になっていたが、CPU側ではそうした機能をサポートしてこなかった。

 そこでC5Pでは、デュアルプロセッサ機能を追加し、デュアルCPU構成で利用することが可能になっている。また、従来のC5XLのシステムバスは最高で133MHzとなっていたが、C5Pでは最高で200MHzに引き上げられている。ただし、従来のP6バス用チップセットでは133MHzまでしかサポートしていないため、200MHzで利用する場合にはCM400というVIAのチップセットが必要になる。

 また、C5PではC5XLに内蔵されていた乱数生成器が2つに増やされ、さらにAES(Advanced Encryption Standard)のハードウェアデコード機能が追加されている。AESは米国商務省により標準化された暗号化方式で、米国では今後標準暗号として利用される予定になっており、最近は様々なアプリケーションで暗号化に利用されることが多くなっている。

 C5PではCPUの内部にAES暗号化のハードウェアエンジンを内蔵させることで、CPUのみで暗号化する場合に比べて高速に行なえるような工夫をしている。MPFでVIAが行なったデモでは、Pentium 4 3GHzとC5Pの1GHzにより同時に8KBのブロックデータを1万回解読作業した。

 その結果、Pentium 4 3GHzが約8億bit/secだったのに対して、1GHzのC5Pは約130億bit/secと16倍程度の高い処理能力を実現していた。

 C5Pは、C5XLと同じTSMCの0.13μmで製造されるが、今年の終わりにはLow-kを利用するプロセスルールに移行し、最終的には1.4GHzを実現するという。なお、ダイに最適化を施すことにより、トランジスタ数はC5XLの2,050万トランジスタとほぼ同数の2,040万トランジスタとなっているが、ダイサイズはC5XLの52平方mmよりもさらに小さな47平方mmに小型化されている。これにより、COMPUTEX TAIPEIでVIAが発表した“Nano-BGA”など、より小型のパッケージに封入することも可能になる。

CentaurとVIAの関係を説明するスライド。Centaurはコアの開発を行ない、VIAに供給し、VIAではそれを製品として販売していく C5Pの機能を説明するスライド。C5Pでは若干のマイクロアーキテクチャの改良と、デュアルプロセッサ機能、AES暗号化エンジンなどの追加機能が用意される。すでにサンプル出荷されている C5Pのダイ写真

C5Pでより低消費電力を実現するために行なわれた改良。クロックゲーティングや必要のない機能のカットなどが行なわれている 右側がC5P 1GHzを搭載したマシン、左側がPentium 4 3GHzを搭載したマシンで、AESの解読性能を比較している

Pentium 4 3GHzのスコア C5P 1GHzにおけるスコア。Pentium 4 3GHzの16倍程度の性能をたたき出している

C5Pを2つ搭載した、Mini-ITXのデュアルプロセッサマザーボード

●IBMファブで製造される90nmプロセス製品“Esther”の概要を発表

Esther(C5I)の詳細を説明するスライド。VIAのCPUとしては初めてIBMで製造されることになる

 また、ヘンリー氏はC5Pの後継として同社が開発しているC5IあるいはEsther(エスター)の開発コードネームで呼ばれる次世代プロセッサの概要も併せて明らかにした。

 Estherの特徴はシステムバスとして、いわゆるP4バスをサポートしていることだろう。しかも、単なるP4バスではなく、Banias互換であり、かつVIA独自の拡張も加えることになるという。

 VIAは、Intelとのバスライセンスに関する訴訟で、すでに和解に至ったことを明らかにしており、IntelのCPUとバス互換、ピン互換のCPUも今後3年間は販売することができる。今回EstherがBanias互換となったのは、それを受けてのことだ。

 また、Estherでは、マイクロアーキテクチャの見直しを行ない、CPIの向上などにも取り組むことになるほか、回路設計も見直すことで、同クロックで比較した場合、Nehemiah(C5P)に比べて消費電力は1/2程度に収まるという。また、命令セットアーキテクチャ面でも拡張し、新たにSSE2に対応することになる。

 製造プロセスルールはIBMの90nmプロセスで製造されることになる。VIAのCPUはこれまでTSMCで製造されてきたが、Estherは初めてTSMC以外のファブで生産されるVIAのCPUということになる。

 なお、なんとダイサイズが30平方mm程度になるというのも驚きだ。これであれば、TSMCよりも利用料が高いとされるIBMのファブで製造したとしても、これまでと同様のコストモデルを維持することができる可能性が高い。

 設計を終了しテープアウトすることになるのは来年の第1四半期となる予定であるという。その後エンジニアリングサンプルの出荷、大量生産というプロセスをたどることになるので、実際の製品として登場するのは2004年の後半だと考えるのが妥当だろう。

●独自の新命令を実装し、セキュリティ機能を高めるC3

各世代におけるセキュリティ機能の違い。C5XL、C5P、C5Iと進化していくなかで、徐々に機能が追加されていく

 Estherにおいてもハードウェアの乱数生成器、AESの暗号化エンジンは搭載される他、さらにSHA-1(Secure Hash Algorithm 1)ハッシュ関数のハードウェアアクセラレータが追加される。SHA-1ハッシュ関数は認証やデジタル署名などに利用されるもので、インターネット上などで安全に通信を行なうために利用される。

 ヘンリー氏は「こうしたハードウェアの機能はすべて“ただ”で利用できる。当社では新しいx86命令を規定し、ソフトウェア側でこれらを自由に利用できるので、OSのサポートも必要ない」と述べ、乱数生成器やAES暗号化エンジン、SHA-1ハッシュ関数エンジンなどは、既存のOSなどでも利用できることが大きなメリットであると主張した。

 ただし、実際にはアプリケーション側で、このVIAの独自の命令セットをサポートする必要があり、アプリケーション側にいかに対応してもらうかがVIAにとっての課題ということになる。

□Microprocessor Forumのホームページ(英文)
http://www.mdronline.com/mpf/

(2003年10月16日)

[Reported by 笠原一輝]


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