■後藤弘茂のWeekly海外ニュース■ VIAの次世代CPU「Nehemiah」がMPFに登場

　VIA Technologies傘下のCPUメーカーCentaur Technologyは、10月15日(現地時間)から米サンノゼで開催されている「Microprocessor Forum(MPF) 2002」で、次期CPU「Nehemiah(ニアマイア)」の動作デモを公開、今後のVIA CPUのロードマップを発表した。

　VIA TechnologiesのロードマップではNehemiah、Centaurのロードマップでは「C5XL」と呼ばれる次世代C3は、1.4～1.5GHzがターゲットクロック。現在、サンプルのクオリファイが進められており、年内にサンプル、来年製品出荷の予定だ。MPFの展示会場ではNehemiah(C5XL)の動態デモが行なわれた。VIAの統合チップセットCLE266との組み合わせで、説明によると動作クロックは1.13GHzだという。

　さらに、今後は、2GHzをターゲットにし、SSE2命令を加えた「C5Z」、低消費電力版「C5XP」、異なるバスアーキテクチャの「C5Y」を開発しており、チップセット統合型CPUも検討しているという。また、2004年後半には完全に新しいマイクロアーキテクチャの「CN」を投入する予定だ。

Centaur Technology社長のGlenn Henry氏	デモンストレーションの模様

●C3の拡張版Nehemiahを開発

Nehemiahのロードマップ

　Nehemiah(C5XL)は、完全に新しい内部アーキテクチャのCPUではなく、現行のC3(C5N、Ezra-T)の拡張版だ。ただし、アーキテクチャ拡張は多岐に及んでおり、半分はスクラッチビルド(まったくの新品)に近い。

　大きなポイントは、パイプライン段数を従来の12段から17段(16段と数える場合もある)へと深くすることで高クロック化を容易にしたこと。パイプラインを深くすることでのペナルティを抑えるため、BTAC(Branch Target Address Cache)を加えるなど分岐予測機能を大幅に強化した。

　また、実行ユニットではSSEユニットを加えたほか、従来コアクロックのハーフサイクルで動作していたx87浮動小数点演算ユニットを、フルクロック動作にして性能を向上させた。そのため、現行C3と比べると、同じプロセス世代でもクロックと性能は大きく伸びる。C3の高クロック化&マルチメディア重視の性能向上版と見なしていい。

　ただし、現行C3同様にC5XLもシングルパイプで複雑なスケジューリングを行なわないインオーダー実行のアーキテクチャを継承している。複数パイプを持ち複雑なスケジューリングを行なうアウトオブオーダ実行型アーキテクチャを取るPentium 4やAthlon XPとは大きく異なる。アーキテクチャ的に見れば、シングルパイプだった486の超強化版と言うべきCPUだ。

　Centaurは、もともと現行C3の後継として「C5X」と呼ばれるCPUと呼ばれるCPUを開発していた。C5Xはインオーダ実行ながら2パイプラインを持つ、言ってみればPentium型のアーキテクチャだった。しかし、C5Xはダイサイズが78平方mmとVIAの基準にしては大きく、パッケージもコストの高いフリップチップ(FC)実装であるためキャンセルとなった。そして、C5Xの機能削減版のC5XLが次世代CPUとしてNehemiahと呼ばれるようになった。

　C5XLは、C5Nと比べるとトランジスタ数は32%ほど増えるが、ダイサイズ(半導体本体の面積)は逆に56平方mmから52平方mmへと小さくなる。そのため、基本的にコストは現行のC3と変わらないか逆に低くなる。また、パッケージングも、C3と同じ廉価なワイヤーボンディングを基本とする。つまり、VIAにとってC5XLは、同じコストでクロックと性能が数十%高いCPUを製造できるアーキテクチャということになる。

　また、Centaur Technology社長のGlenn Henry氏は、C5系CPUには隠し命令セットとも言うべき拡張命令「Alternative Instruction Set(AIS)」が組み込まれていることも明らかにした。これは、本来はC5系CPUのデバッグ&テスト用で、内部命令(Micro-OPs)のサブセットになっているという。通常のx86命令と混在させて使用することも可能だという。ただし、AISの内容は、特定のユーザーに秘守義務契約を結んだ上でのみ公開しているという。

●2GHzを目指すC5Zも開発中

　Nehemiahをベースに、Centaurは多くの派生品(derivative)を作る。Henry氏は「ロードマップはやや流動的」と言いながら、概要を説明した。

　まず計画されているのは低消費電力版のC5XLで、これは1GHzをターゲットとする。コアアーキテクチャ自体に変更は加えられないようだ。

　2つ目は、「異なるプラットフォームに向けたバス」を備えた「C5Y」。C5Yについて、Henry氏は詳細は避けた。しかし、VIA TechnologiesのEpan Wu氏(Section Manager, CPU Business Dept. )は、このバスがIntelのP4/Banias系バスに“極めて近い”ことを認めている。

　次のアーキテクチャ拡張となるのは「C5Z」だ。C5Zでは、パイプラインがさらに拡張され2GHzをターゲットにし、SSE2命令のサポートが加わる。Nehemiah(C5XL)では17段だが、C5Zでは22段に伸びる。ただし、各段の構成などは公開されていない。また、MMXユニットとSSEユニットは統合されて、SSE2を含む統合的なSIMD命令実行ユニットへと変わる。BTACも拡張されるが、これはパイプラインの伸張にともなった措置だと思われる。

　こうしたアーキテクチャ拡張は加えられるC5Zだが、キャッシュ構成などは変わらない。L1データ/命令キャッシュとL2キャッシュのサイズはそれぞれ64KBと据え置かれる。そのため、ダイサイズの増加は60平方mmとミニマムに留められる見込みだ。プロセス技術も、C5XL同様の0.13μmだ。

　また、CentaurはC5XLまたはC5ZをベースにしたCPU＋チップセット統合製品の計画を検討していることも明らかにした。CentaurのCPUコアを使った統合CPUプロジェクトには、以前C3を統合する「Matthew(マシュー)」があった。しかし、VIAは、市場のデマンドが見えないとして、Matthewの製品化は見送った経緯がある。Centaurのロードマップで、統合製品がまだ不確定となっているのは、情報家電市場の立ち上がりがまだ見えないためだと推測される。

　Centaurのロードマップでは、C5Zまでのコアはいずれも0.13μmプロセスの製品となる。2003年後半に採用するはずだった90nmプロセスは、見送られた模様だ。

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(2002年10月16日)

[Reported by 後藤 弘茂]